作者THE7088 (88)
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標題Re: [新聞] 三星實現900層V-NAND原型測試，可望重塑
時間Wed Jun 3 10:31:13 2026
不好意思針對這篇文
小弟有點外行的問題
三星這樣把兩片晶圓連結在一起
跟華為最近說的韜定律邏輯折疊
概念上是不是相同的東西呀
還是其實差異很大？
※ 引述《madeinheaven ()》之銘言：
: 原文標題： 請勿刪減或自創標題，違者4-1處分，此行請刪除
: 三星實現900層V-NAND原型測試，可望重塑快閃競爭格局
: 原文連結： 網址超過一行，請用縮網址，連結不能點擊者板規 1-2-2 處分。
: https://wallstreetcn.com/articles/3773082
: 發布時間： 請勿張貼超過3天新聞
: 05-25 20:14
: 記者署名：
: 卜淑情
: 原文內容：
: 三星電子在NAND快閃記憶體堆疊技術領域取得重大突破，可望重新確立其在全球記憶體
晶
: 片市場的技術主導地位。
: 根據韓國電子新聞報道，三星電子近期成功實現全球首個900層級V-NAND原型系統，並
驗
: 證了正常的單元運作特性。這項成果意味著三星在研發階段一舉跨越至900層高地，而
目
: 前量產市場的最高紀錄仍停留在321層。消息公佈後，業界普遍認為三星已在下一代NAN
D
: 技術競爭中搶佔有利位置，同時為應對中國廠商的價格與產能攻勢構築起更高的技術壁
壘
: 。
: 三星不僅在量產端推進第十代V-NAND（V10，400層以上）的準備工作，同時在研發端實
現
: 跨代式領先，雙線並進的佈局有助於鞏固其在AI伺服器及端側AI儲存市場的長期競爭力
。
: 雙片鍵合突破物理極限
: 三星此次900層V-NAND的實現，依託的是"單元多重鍵合"（Cell Multi Bonding，CMB）
技
: 術－將兩片各450層的單元晶圓接合為一體，從而在單一晶片尺寸內實現容量的大幅躍
升
: 。
: NAND快閃記憶體的核心邏輯在於垂直堆疊：層數越高，單位面積內可儲存的資料量越大
，
: 功耗效率也隨之提升。此特性使高層數NAND成為AI伺服器、資料中心SSD及智慧型手機
等
: 高容量、高效率應用場景的關鍵元件。
: 然而，堆疊層數的提升並非沒有代價。隨著層數增加，晶圓翹曲（Warpage）和對準偏
差
: （Misalignment）成為限制良率的核心難題。三星透過引入高精度上部卡盤（Upper
: Chuck）設計解決了翹曲問題，並開發出獨特的"新覆蓋校正"（Overlay Correction）
技
: 術克服對準誤差。此外，新型位元線（BL）及字線（WL）結構的引入，使晶片在降低功
耗
: 的同時實現了尺寸的進一步縮減。
: 三星方面表示，已對此原型"驗證了正常的單元運作特性"，強調這一成果超越了理論層
面
: 的堆疊演示，達到了實際可運行的技術水準。
: SK海力士領先量產
: 在目前量產市場，SK海力士以321層4D NAND保持最高層數紀錄，領先三星的現有量產產
品
: 。三星正加速推動V10代產品的量產準備，以期在商業化層面縮小差距。
: 面對競爭對手的威脅，三星900層原型的戰略價值不僅在於技術本身，更在於其釋放的
市
: 場訊號。
: 有業界人士指出，"900層NAND技術並非簡單的300層三倍疊加，而是對堆疊工藝範式的
根
: 本性變革。這向全球客戶傳遞出三星仍是技術領導者的明確信息，同時將對中國企業的
產
: 能與價格攻勢形成限制效應。"
: 從3D商用化到堆疊範式演進
: 三星於2013年率先實現3D V-NAND商業化，此後持續推動製程迭代以突破堆疊極限。
: 早期採用的"單一堆疊"方式透過一次性蝕刻微孔完成堆疊，但隨著層數提升，晶圓變形
與
: 對準困難等物理瓶頸日益凸顯。 CMB技術的引入，標誌著三星在工藝路線上完成了從單
一
: 堆疊向多片鍵合的範式轉變，為邁向1000層NAND時代奠定了技術基礎。
: 心得/評論：
: 三星迎來重大突破 實現全球首個900層級V-NAND原型系統
: 這代表著儲存技術進入晶圓鍵合時代
: 三星電子目前股價 301000 +2.91%
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1F：推 cuteSquirrel: 樓下製程專家請回答 06/03 10:32
2F：→ mit2502 : 我己經有想法了 但我想聽一下別人的意見 06/03 10:33
3F：→ furbyyeh : 屌打旺宏 06/03 10:33
4F：推 a524528 : 差不多的製程模式，只是疊的東西不同 06/03 10:33
5F：噓 fakelie : 去讀書 06/03 10:37
6F：推 gracefeather: NAND的堆疊跟晶圓不太一樣，可以像葡萄一樣一串 06/03 10:38
7F：→ gracefeather: 晶圓的堆疊可以看成是鬆餅一層放在另一層上 06/03 10:39
8F：推 poeoe : 不一樣 華為那個是整體邏輯路徑重新設計考量 不只是 06/03 10:40
9F：→ poeoe : 堆疊而已 06/03 10:40
10F：→ roseritter : WoW 06/03 10:41
11F：→ gracefeather: NAND是S接D，可以垂直90度之後打通，像大樓一樣蓋 06/03 10:41
12F：推 ma721 : 一個是物理 一個是非物理 06/03 10:42
13F：推 eric2057 : 不如期待CFET 那個才是MOS元件的創舉 06/03 10:43
14F：→ davie11333 : 樓下懂製程嘛 06/03 10:43
15F：推 B7405 : 你只要懂正二就好 06/03 10:50
16F：→ bnn : 你製程要先證明堆疊良率和pitch後 豬屎屋才能改設計 06/03 11:02
17F：推 peterwu4 : 類似或一樣，一個是記憶體 一個是CPU 06/03 11:02
18F：→ bnn : 三星疊完後華為設計的理論才有人幫它代工驗證速度 06/03 11:03
19F：→ peterwu4 : 記憶體的每一層都一樣；CPU則完全不同 06/03 11:03
20F：→ bnn : 整體邏輯路徑只考慮單層片內不就浪費了二層三層堆疊 06/03 11:04
21F：→ peterwu4 : 華為再次遙遙領先就對了XD 06/03 11:04
22F：→ JoeyChen : 問一下 那力積電幾年前就在推的3D又是什麼? 06/03 11:10
23F：推 HiuAnOP : 半物回去先K十遍 06/03 11:13
24F：→ douge : V-NAND 已經是創舉了 06/03 11:21