※ 引述《[email protected] (强哥的电音还不错耶)》之铭言： : ※ 引述《[email protected] (要多多加油呀)》之铭言： : : 如果pll已经locked之後又unlock : : 我想应该是系统的问题 : : 一般来讲dead zone跟charge pump的up跟dn current之间的mismatch : : 是影响到了在pll在lock之後 : : 其reference和clock之间的static phase error的大小 : 请教一下 : deadzone产生的原因可以解释为 : 因为gate delay!=0 吗? 其实有时候还会再加上额外多的delay 这样当reference跟回来的clock接近in-phase的时候 那麽up跟dn就会同时被提高 也就会同时有pulse产生 如果pulse的宽度愈宽 後面的charge pump就不会老是在float的状态下 那麽dead zoon就可以减少 当然了，如果增加了pulse的宽度 会让你pfd的operation frequency降低 另外一方面 在整个系统上来讲 不管是pll或是dll来讲，在time domain看到的jitter 不只会跟你前面pfd和pd的dead zoon有关 也跟charge pump的up跟dn电流能够match到什麽程度有很大的关系 所以有很多的paper可以见到在比较care jitter大小的pll上 他们都会在charge pump上来动手脚 --

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