> > 1) 那个mismatch 的model虽然号称是统计数据， > > 但是…是不是有点大！ > > 一个简单的NMOS 1:1 current mirror (W/L)=(10u/1u) > > MonteCarlo mismatch only竟然给我出来 +-10% (3 sigma)的电流误差 > > (／‵Д′)／~ ╧╧ > > 2) 我手上拿到的PDK中，所有的passive components > > 和那些medium Vt,native Vt的mosfets都没有mismatch model。 > > 写信去问他们结果来个「因为develop时没有collect data所以没办法提供」 > > (．＿．?) 真的假的！ > > 请问板上有用过这个制程的大大吗？能分享一下经验吗？ > 台积电在 .18μ就开始混乱 (版上有人能告诉 那组团队到底发生什麽大事了﹖) 台积的制程跟模型已经算是不错的了..不是要跟你臭屁..目前世界上FAB厂除了 INTEL IBM和三星之外特性要TSMC强的可以说是没有..即使是IBM良率也没台积高.. 我是觉得的现在很多做电路的学生整天批评台积团队模型做的不好..元件特性不好.. 国内的学子们殊不知目前TSMC所提供这些制程是多麽强大..如果你的制程跟元件课程 修的不错的话..我相信你会对台积拥有高度的评价..另外与其整天抱怨模型不准.. 大可以尝试着自己下测试晶片来做模型试看看..元件模型这种东西没你想的那麽简单.. 电路或晶片越往高频走..真正关键的地方却是在元件特性跟模型甚至量测技术本身.. 而不是电路..如果不满意现有模型大可用电路设计的手法来避免掉那些元件制程所造成 的误差.. 而且国内CIC给的那些制程资料跟模型..其实是不太齐全..因为台积不想释放出来.. 学术界白目小孩很多..以前还没管制那麽严格的时代..就很多人把模型跟制程资料 流来流去几乎是随手可得..甚至流到大陆去..目前技术门槛越走越高..基於一个FAB 前端领导者的角度他当然不太想理学术界..甚至连CIC的单子他都不想接..讲到这个 真的要给国内CIC的工程师一点掌声..他们在谈制程时其实是常常面对FAB厂摆臭脸.. -- ※ Origin: 枫桥驿站<bbs.cs.nthu.edu.tw> ◆ From: bigbird.ee.nthu.edu.tw