各位大大好 我想请问一下有关verilog语法的问题 就是在clock25连续送值为 1 2 3 4 5 6.... (如下图) ── ── ── ── │ │ │ │ │ │ │ .....(clock25) ── ── ── ── 〔 1 〕〔 2 〕〔 3 〕〔 4 〕..... 然後要如何再每个data中间补个"0" 会变成 ── ── ── ── ── ── ── │ │ │ │ │ │ │ │ │ │ │ │ │ .....(clock25) ── ── ── ── ── ── ── 〔 1 〕〔 0 〕〔 2 〕〔 0 〕〔 3 〕〔 0 〕〔 4 〕〔 0 〕..... 也就是做upsample 小弟再怎麽做都会把2,4,6,8...等的偶数的值给盖掉用零取代 不晓得各位大大能不能帮帮我 谢谢大家 -- 我的语法 always@(posedge clock25) begin if(clock12) //clock25除频为clock12 DATA_OUT=DATA_IN; else DATA_OUT=0; end --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 163.22.24.101