因为专题的需要... 在没有修过硬体描述语言的情况下... 我买了一本书要自修verilog... 这本书是儒林出版的Verilog硬体描述语言 数位电路设计实务... 作者是郑信源先生... 照着书上的教学.. 我装这本书提供的试用版程式... Quickworks... 才发觉...它提供的程式跟书上写的有点出入... 书上写的模拟程式是SILOS... 不过光碟里面提供的是Active-HDL... 这个问题搞的我有点头大... 跑去问同学...同学说他们用的是Max-plus... 我去找Max-plus...抓了Quartus web edition下来用... 结果也是一头雾水... 想请问一下... 为什麽verilog的设计流程要搞的这麽复杂？ 刚才找到一个网站... 台湾师大的线上学习系统... http://www.icdiy.org 他有线上的verilog系统... 把verilog soruce跟test bench写进去... 他就会进行功能模拟...然後显示波型... 为什麽一般的设计流程不能像这个样子弄得单纯一点？ 非要搞的那麽复杂... 更甚者...我还看到有人建议... quartus用来合成...再拿另外一套来做模拟之类的... 可以帮我解答一下吗？ 感激~ -- ▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁ 国 立 联 合 大 学 (理工/电资/管理/技术/客家)院所 招生中 National United University ─────────────────────────────────── 首页 http://www.nuu.edu.tw BBS telnet://uun.twbbs.org --

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