作者Jkson (要减肥罗^^)
看板Electronics
标题Re: [问题] verilog的设计流程...
时间Fri Feb 10 10:37:59 2006
: 结果也是一头雾水...
: 想请问一下...
: 为什麽verilog的设计流程要搞的这麽复杂?
: 刚才找到一个网站...
: 台湾师大的线上学习系统...
: http://www.icdiy.org
: 他有线上的verilog系统...
: 把verilog soruce跟test bench写进去...
: 他就会进行功能模拟...然後显示波型...
: 为什麽一般的设计流程不能像这个样子弄得单纯一点?
: 非要搞的那麽复杂...
: 更甚者...我还看到有人建议...
: quartus用来合成...再拿另外一套来做模拟之类的...
: 可以帮我解答一下吗?
: 感激~
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因为一般来说 quartus,synplify...etc 这几个tool的强项在FPGA上面的合成
所以会被建议拿来当合成用的tool就好
而在chip上的合成则是 synopsys的dc 为王道
而至於你要用来跑模拟的tool 比较常看的几家是 verilog-XL,vcs,modelsim,
ncsim....etc
如果你只是要单纯做RTL-level 上的验证 我想你只需要上面说的模拟tool中
的其中一个
我的印象中 modelsim的 pc版应该还蛮容易找得到的......
还有顺便说一下为什麽ic设计流程会用到这麽多软体去验证模拟
除了跑模拟外 还要fpga上面的验证...sta check.......etc
因为你tap out後就没办法改了 它不像一般的software 可以随时改
如果你在tap out才发现bug 那只好再tap out 另外一版了
这样就浪费很多钱了 没记错的tap out 一次最少也需要几百万的
老板当然不希望你这样乱搞的 所以如果时间充裕会跑很多额外tool的验证
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◆ From: 220.130.186.73
1F:推 mosquito520:感谢你的回覆... 02/10 12:21