国外有 web base eda 但是 连我们自己跑 大电路 都得做到 linux前 连使用 xterm remote display 当 waveform DATABASE >1G 很慢 还有把code 都到网路 也不安全 ==> 在 [email protected] (要减肥罗^^) 的文章中提到: > : 结果也是一头雾水... > : 想请问一下... > : 为什麽verilog的设计流程要搞的这麽复杂？ > : 刚才找到一个网站... > : 台湾师大的线上学习系统... 那是给学生完好玩的 > : http://www.icdiy.org > : 他有线上的verilog系统... > : 把verilog soruce跟test bench写进去... > : 他就会进行功能模拟...然後显示波型... > : 为什麽一般的设计流程不能像这个样子弄得单纯一点？ > : 非要搞的那麽复杂... > : 更甚者...我还看到有人建议... > : quartus用来合成...再拿另外一套来做模拟之类的... > : 可以帮我解答一下吗？ > : 感激~ RTL FPGA synthesis tools synplify > fpgaCompiler/fpgaExpress > exemplar FPGA routing xilinx /altera 各有自己的 至於他们要搭 哪套 synthesis tool (FPGAexpress比较多) simulator ( modelsim or otehrs ) 都不一定 > ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ > 因为一般来说 quartus,synplify...etc 这几个tool的强项在FPGA上面的合成 > 所以会被建议拿来当合成用的tool就好 > 而在chip上的合成则是 synopsys的dc 为王道 ASIC DESIGN designCompiler 早改名 不过 Cadence Ambit 也有送 或便移卖 希望多点人使用 ambit 其他还有一堆 logic synthesis 但asic 一般还是使用 SYNOPSYS > 而至於你要用来跑模拟的tool 比较常看的几家是 verilog-XL,vcs,modelsim, > ncsim....etc > 如果你只是要单纯做RTL-level 上的验证 我想你只需要上面说的模拟tool中 > 的其中一个 > 我的印象中 modelsim的 pc版应该还蛮容易找得到的...... > 还有顺便说一下为什麽ic设计流程会用到这麽多软体去验证模拟 没一家可通吃 虽然 synopsys 有 vcs nanosim 但是 一般来说 verilog -> Cadence NC_sim (verilogXL) VHDL -> modelsim on PC synthesis -> synopsys 如果是 co-sim 又还有 nanosim ulrtrasim aditspice (dolphin smash 国内应该没人使用 ) 如是学生 你可找 dolphin smash ..emule 上有 因为 该软体 能 run verilog, VHDL , VHDLAMS spice verilogA 听说将来也有 不过 spice verilog simulation 准不准 你看 chip123 讨论 一般来说 我们还是信 CADENCE SYNOPSYS TOOL 连 pc 跑玩 rtl modelsim -> synthesis -> gate level 还是跑 verilogXL check > 除了跑模拟外 还要fpga上面的验证...sta check.......etc > 因为你tap out後就没办法改了 它不像一般的software 可以随时改 > 如果你在tap out才发现bug 那只好再tap out 另外一版了 > 这样就浪费很多钱了 没记错的tap out 一次最少也需要几百万的 > 老板当然不希望你这样乱搞的 所以如果时间充裕会跑很多额外tool的验证 -- * Origin: ★ 交通大学资讯科学系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>