作者Acme ( )
看板Electronics
标题Re: 请问关於verilog语法中有可以侦测信号变化的指 …
时间Sat Feb 25 19:28:17 2006
※ 引述《devilsaint ( )》之铭言：
: 大概是类似VHDL中的属性EVENT的用
: 就是侦测某个其他信号的值有发生改变时便在输出产生一个pulse
: _______|﹉|__（持续一个周期後又回到原本的值)，这该如何麽写呢？
侦测的讯号 Signal ____|﹉﹉﹉﹉|_________|﹉﹉﹉﹉﹉|______
Signal_dly _ ____|﹉﹉﹉﹉|_________|﹉﹉﹉﹉﹉|____
你要的讯号 SigUWant ____|﹉|_____|﹉|______|﹉|_______|﹉|____
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always @ (posedge clk or negedge n_rst)
if(!n_rst) Signal_dly <= 0;
else Signal_dly <= Signal ;
assign SigUWant = (Signal && ~Signal_dly) || (~Signal && Signal_dly
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※ 编辑: Acme 来自: 220.228.245.84 (02/25 19:28)
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1F：推 ckl12345: assign SigUWant = Signal ^ Signal_dly; 02/26 20:30