用verilog写一个电路 可以用好几种架构来实现 光是我专题其中某一部分 我脑中就有好几种不同架构 像是8*8的乘法器 用1bit*8bit 经过移位再累加8次 真的会比直接用8bit * 8bit的面积还小吗？ 我觉得直接拿去合成真的蛮浪费时间的 有没有人知道到底要怎麽样才能不经过合成就知道大约的cell数？ modelsim有这个功能吗？ 另外一般gate com而不是cell数来做为面积大小的比较 我只知道gate com这个音，不知正确的字是什麽？ 麻烦知道的人说一下 -- ※Post by wattlu from cs2.ykvs.tpc.edu.tw ◢◣ ◆ 台湾第一所县立高职 ◆ 台北县立莺歌高职－陶瓷薪传 ______┌┬╮ ◢◥◣ 天之骄子 BBS ˙ bbs.ykvs.tpc.edu.tw (163.20.163.9) |▉|▉|▉ ╪╪╪,._.,~`~*-,._.,-*~`^`~*-,._.._.,-*~`^'~*-,._.._.,-*~~*-,. ═●═●═┘`~*