看板Electronics
标 题不经合成可知道大约的cell数吗？
发信站天之骄子 (Sun Mar 5 17:15:52 2006)
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用verilog写一个电路
可以用好几种架构来实现
光是我专题其中某一部分
我脑中就有好几种不同架构
像是8*8的乘法器
用1bit*8bit 经过移位再累加8次
真的会比直接用8bit * 8bit的面积还小吗？
我觉得直接拿去合成真的蛮浪费时间的
有没有人知道到底要怎麽样才能不经过合成就知道大约的cell数？
modelsim有这个功能吗？
另外一般gate com而不是cell数来做为面积大小的比较
我只知道gate com这个音，不知正确的字是什麽？
麻烦知道的人说一下
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※Post by wattlu from cs2.ykvs.tpc.edu.tw
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1F：推 needhope:gate count...其它的我不知道@@" 03/05 20:43
2F：推 bobwang:一般cell library都是用NAND的面积来当作基本的单位 03/05 23:03
3F：推 bobwang:关於你说的不经过合成而得知Gate数 我觉得有点难 03/05 23:08
4F：→ bobwang:因为合成出来的电路架构是由timing constrain来决定 03/05 23:11
5F：→ bobwang:呼叫carry ripple adder v.s carry lookahead adder 03/05 23:13
6F：→ bobwang:前者面积小 速度慢 ; 後者面积大 速度快 03/05 23:20