※ 引述《[email protected] (Casey)》之铭言： : ※ 引述《[email protected] (哈利瓦特)》之铭言： : : 用verilog写一个电路 : : 可以用好几种架构来实现 : : 光是我专题其中某一部分 : : 我脑中就有好几种不同架构 : : 像是8*8的乘法器 : : 用1bit*8bit 经过移位再累加8次 : : 真的会比直接用8bit * 8bit的面积还小吗？ : : 我觉得直接拿去合成真的蛮浪费时间的 : : 有没有人知道到底要怎麽样才能不经过合成就知道大约的cell数？ : : modelsim有这个功能吗？ : : 另外一般gate com而不是cell数来做为面积大小的比较 : : 我只知道gate com这个音，不知正确的字是什麽？ : : 麻烦知道的人说一下 : 你的电路会很大吗? : 合成应该不会浪费很多时间的吧 : 我是依照你的需求来看 : gate count : 通常是以一个2 input NAND or AND的面积都做一个单位 : NAND2X1 还是 NANDXL阿? : 有没有高手教一下阿^^" 一般是用NAND2X1当基本单位..... 还有基本上你写的code 自己要能够大概知道gate count大概多少(当然是以小东西来说) 原因是 logic design教你的东西 就可以画出大概的gate-level电路图 则可以估出大概的gate count 不过那只是纯粹拿来练练功的 实际的作法是拿去合成 因为现在的设计都很大 不太可能手算的出来(以数位ic来说) --

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