作者JohnScofield (Don't Think)
看板Electronics
标题[问题] VHDL语法
时间Wed Mar 8 00:40:00 2006
我只会写verilog
结果现在却拿到了一个VHDL code.....= =
请问有人知道这行是什麽意思吗?
digit_select <= (others => '0');
那个others看不懂....
感谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.213.32
1F：推 Jkson:把 digit_select的所有bit都设成0 03/08 01:36
2F：推 JohnScofield:哦哦 了解了解 太感谢啦~ 03/08 02:08