==> 在 [email protected] ([♂]我是口琴疯子！) 的文章中提到: > > 用verilog写一个电路 > > 可以用好几种架构来实现 > > 光是我专题其中某一部分 > > 我脑中就有好几种不同架构 > > 像是8*8的乘法器 > > 用1bit*8bit 经过移位再累加8次 > > 真的会比直接用8bit * 8bit的面积还小吗？ > 牺牲时间换取空间, 应该会比小 > > 我觉得直接拿去合成真的蛮浪费时间的 > > 有没有人知道到底要怎麽样才能不经过合成就知道大约的cell数？ > > modelsim有这个功能吗？ > 合成的cell跟 cell library 有关, 若只有behavioral 那就只知道 > logical 上怎麽连, 无法知道实际上的cell 怎麽连的, 用了多少cell > 越high level的写法所产称的cell跟 constraint有关, 我想是无法 > 确切知道cell数, 除非你用gate level的方式去写吧? > modelsim 只是simulator, 具我所知好像没有这种功能 > > 另外一般gate com而不是cell数来做为面积大小的比较 > > 我只知道gate com这个音，不知正确的字是什麽？ > > 麻烦知道的人说一下 > gate count debussy nSchematic 能粗合成 以前 bug很多 不过 只是 把 rtl 变简单电路 後 你自己算看看 -- * Origin: ★ 交通大学资讯科学系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>