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标 题Re: [问题] VHDL语法
发信站清华资讯(枫桥驿站) (Sat Mar 11 12:29:51 2006)
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※ 引述《[email protected] (Don't Think)》之铭言：
> 我只会写verilog
> 结果现在却拿到了一个VHDL code.....= =
> 请问有人知道这行是什麽意思吗?
> digit_select <= (others => '0');
> 那个others看不懂....
> 感谢
digit_select <= "000000" 看它有几bit就几个0
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