现在的确有的公司 算数器是自己用gate兜的 layout也是用人工的 这些公司大致就是hotek/sonix之类的 做mcu的 他们不太关切EDA tool的演进 因为很多工作都还是人工在做 而後来做多媒体的甚至是通讯IC 就不只用verilog了 也有EDA tool提供另一种语言 比较高阶的语法 他合成时会帮你作最佳化 当然这种最佳化还是有限度的 可能不会比你人工好 不过当你做baseband时 一堆乘加减法 不用也得用了 EDA支援的越多 designer是越轻松 不过前提是reliability要有:) 产品不同时 focus的点也会不同 做CPU跟做DSP ASIC着眼点也会不同 不用太计较这些吧:) ※ 引述《[email protected] (mulder)》之铭言： > ※ 引述《deathcustom (我要攻陷电子学)》之铭言： > : 在我眼里，Verilog HDL, VHDL, SPICE都很高阶噜 > : 低阶的是自己去画layout > : 你可以想像自己画4bit-算数器（加法减法） > : 花了我快一天=.= > : 可是HSPICE我只花一个小时就写完了 > : HDL的话，大概几分钟吧orz > Layout 跟 Simulation 是两回事 > 不能混在一起比较吧 ~~ > Simulation完还是得画 Layout ！！ > Layout画完跑post sim还是要靠Simulate Tools , HSPICE ..etc. > 放在一起比 , 有点像是lp比鸡腿 -- 夫兵者不祥之器物或恶之故有道者不处君子居则贵左用兵则贵右兵者不祥之器非君子 之器不得已而用之恬淡为上胜而不美而美之者是乐杀人夫乐杀人者则不可得志於天下 矣吉事尚左凶事尚右偏将军居左上将军居右言以丧礼处之杀人之众以哀悲泣之战胜以 丧礼处之道常无名朴虽小天下莫能臣侯王若能守之万物将自宾天地相合以降甘露民莫 之令而自均始制有名名亦既有夫亦将知止知止可以不殆譬道之在天下203.69.97.52海