作者chenkaihsu (Harry)
看板Electronics
标题[问题] 关於除2电路设计
时间Mon Nov 25 21:01:07 2013
各位大大好：
我想问一下除2电路要怎麽设计
才可以让其除出来的讯号的rising
时间点跟原讯号是一样的？因为似乎
这跟DFF 的输出一开始是0或1有关。
谢谢。
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 223.140.82.202
1F：→ tonybin:preset... 11/25 22:59
2F：→ lovepy:不是直接LSB不要1bit就是除2的值了吗 原PO是要问这个吗?? 11/26 01:12
3F：→ lulumic:倒数.. 11/26 13:50
4F：→ chenkaihsu:我是要做clock buffer的。 11/26 20:34
5F：→ chenkaihsu:倒数应该…不行吧？ 11/26 20:35