作者mogimnum (muwahahahahaAR)
站内Electronics
标题[问题] 为什麽降低频率hold time比较有问题
时间Tue Jan 21 12:15:13 2014
最近去面试被问这个问题
还是想不通 为什麽降低频率hold time比较有问题
板上有人可以为我解答吗
或有甚麽相关资料可以参考吗
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 1.161.218.96
1F：→ TripleC:因为setup time比较没问题 :p 01/21 13:04
2F：→ s940556:Google "synopsys timing constraints and optimization u 01/21 15:07
3F：→ s940556:ser guide" pp23 01/21 15:07
4F：推 mmonkeyboyy:hold time: ccq+cd > t_hold (second stage) 01/21 22:41
5F：推 mmonkeyboyy:所以我个人觉得 降频没问题 照这公式来看 01/21 22:45
6F：→ mmonkeyboyy:当然面试嘛 公说公有理 你有理就好了 01/21 22:45
7F：→ mmonkeyboyy:一楼那个不能拿来当原po的答案吧 不是同个罗辑XD 01/21 22:45
8F：推 mmonkeyboyy:clock skew比较有关系 01/21 22:50
9F：→ mogimnum:感谢各位 01/22 01:02
10F：推 pupucar:你的面试官比较有问题。。。 01/31 23:19