作者yk19880425 (祥)
看板Electronics
标题[问题] 数位逻辑电路的设计
时间Sat Feb 1 00:25:51 2014
大家好，
我是个电机系的研究生，研究多数是类比电路，
目前在数位逻辑电路设计上出了点问题，
原本以为很简单的，
但是想了一天後(超过12H)，
想不出来决定放弃，
想请问版上有人可以帮我破解吗 :)
可以来信给我粗略的解答(解出来我会给谢礼..)
function对的话我会PO详细版 让大家互相交流。
以下是我的问题
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https://www.dropbox.com/s/snsml9stq6pfoud/logic.jpg
clk共有4个cycle， (2.3.4 想要的输出是一样的)
1.clk=1，sample=1，X=1(在sample时=1，X必为1)，
希望输出A=0 ， B=1 。
2.clk=2，sample=0
若X=1 希望A=1， B=1
若X=0 希望A=0， B=0
3.clk=3，sample=0
若X=1 希望A=1， B=1
若X=0 希望A=0， B=0
4.clk=4，sample=0
若X=1 希望A=1， B=1
若X=0 希望A=0， B=0
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 180.218.186.199
1F：推 jamtu:clk=1时sample跟X如果是其它case怎麽解 02/01 00:38
2F：→ yk19880425:不会有这个case的，sample=1，clk必为1。 02/01 00:49
※ 编辑: yk19880425 来自: 180.218.186.199 (02/01 00:52)
3F：→ yk19880425:说错，是X必为1 02/01 00:53
4F：→ DEWCE:A=not(sample) & X B=X 02/01 01:42
5F：推 mmonkeyboyy:sample=1 mux so always output a inv X B=x 02/01 12:42
6F：→ mmonkeyboyy:sample 0 a=b=x mux 02/01 12:43
7F：→ mmonkeyboyy:这解答你满意吗 跟clk无关 跟sample有关 02/01 12:44
8F：→ mmonkeyboyy:所以你就用clk +clk 前端加2:1mux可以得你要的结果 02/01 12:45
9F：→ sleep21132:DEWCE的解答，好像是行得通的。 02/01 14:28
10F：→ yk19880425:mux我没用过 要在研究下，才能理解你的说法! 02/01 14:32
11F：→ yk19880425:目前学校都要用EDA Cloud，还在架设中 02/01 14:34
12F：→ yk19880425:无法用模拟验证function，好麻烦啊! 02/01 14:35
13F：→ yk19880425:所以，mmonkeyboyy 我下礼拜再写信给你结果:) 02/01 14:35
14F：→ mmonkeyboyy:这东西你画画图不就好了orz 或是下个 modelsim 02/01 21:49
15F：推 mmonkeyboyy:这题重点不就在於用sample来选ab输出是不是和x相等 02/01 21:56
16F：→ mmonkeyboyy:sample等1 就特别给a=inv X (事实上b根本不用管) 02/01 21:58
17F：→ mmonkeyboyy:剩下的sample=0 a=x b=x 02/01 21:59
18F：→ mmonkeyboyy:你说的clk要啥我不知道 但感觉要edge trigger 02/01 22:00
19F：→ mmonkeyboyy:所以後面接两个dff就完事了 02/01 22:02
20F：→ lovepy:旧的EDA tool应该还是可以用吧 只有用到制程才要EDA cloud 02/02 15:02
21F：→ lovepy:要验证function 一般RTL还是都是还可以模拟啊 02/02 15:04
22F：→ lovepy:clk=1234这个是指第一二三四个cycle的意思还是值是1234? 02/02 15:05
23F：→ lovepy:sample是input还是output?? 02/02 15:06
24F：→ yk19880425:clk是方波讯号，50%的周期比。 02/06 20:22
25F：→ yk19880425:目前对此架构的设计已经有想法了。 02/06 20:23
26F：→ yk19880425:RTL要在哪里载 ? 透过CIC抓吗? 02/06 20:24
27F：→ yk19880425:sample是input，clk是1.2.3.4cycle 02/06 20:25
28F：→ lovepy:只要没有要合成或弄到制程 原本的ncverilog或modelsim皆可 02/09 22:02
29F：推 mmonkeyboyy:用那些还太麻烦 这电路只要能仿真器都能做 02/10 03:05
30F：→ mmonkeyboyy:再加上那两个东西还要写 code 出来电路还可能更大 02/10 03:05