作者sasako ( )
看板Electronics
标题Re: [问题] 数位逻辑电路的设计
时间Thu Feb 6 17:08:46 2014
※ 引述《yk19880425 (祥)》之铭言：
: 大家好，
: 我是个电机系的研究生，研究多数是类比电路，
: 目前在数位逻辑电路设计上出了点问题，
: 原本以为很简单的，
: 但是想了一天後(超过12H)，
: 想不出来决定放弃，
: 想请问版上有人可以帮我破解吗 :)
: 可以来信给我粗略的解答(解出来我会给谢礼..)
: function对的话我会PO详细版 让大家互相交流。
: 以下是我的问题
: -------------------------
: https://www.dropbox.com/s/snsml9stq6pfoud/logic.jpg
: clk共有4个cycle， (2.3.4 想要的输出是一样的)
: 1.clk=1，sample=1，X=1(在sample时=1，X必为1)，
: 希望输出A=0 ， B=1 。
: 2.clk=2，sample=0
: 若X=1 希望A=1， B=1
: 若X=0 希望A=0， B=0
: 3.clk=3，sample=0
: 若X=1 希望A=1， B=1
: 若X=0 希望A=0， B=0
: 4.clk=4，sample=0
: 若X=1 希望A=1， B=1
: 若X=0 希望A=0， B=0
input wire X_in, sample;
output reg A, B;
reg [2:0]counter;
reg X;
always @ (*)begin
if(sample == 1)
X = 1;
else
X = X_in;
end
always @ (*)begin
A = 0;//default
B = 0;//default
if(counter == 1)begin
if(sample == 1)begin
A = 0;
B = 1;
end
end
else if(counter == 2 || counter == 3 || counter == 4)begin
if(sample == 0)begin
if(X = 0)begin
A = 0;
B = 0;
end
else begin //X =1
A = 1;
B = 1;
end
end
end
end
////////////////////////////
counter的行为你自己要描述，我是用来代替clk1, clk2,.....
因为没讲到在其他case时，A和B是多少，所以都当0。
X的行为也不够清楚，姑且当作只有sample控制而已..
sample=0时，由外部讯号X_in控制。
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◆ From: 118.163.49.109
※ 编辑: sasako 来自: 118.163.49.109 (02/06 17:10)
※ 编辑: sasako 来自: 118.163.49.109 (02/06 17:10)
1F：推 xanter:他条件根本不够 02/18 00:50