作者bbogod ()
看板Electronics
标题[问题] Design Compiler的面积问题
时间Tue Jun 10 14:35:52 2014
小弟是走full custom设计
已经设计过ROM(read only memory)与PLA(programmable logic array)的部分
其中有记忆体产生器的部分例如
1.使用Verilog code撰写一个ROM再经过Design Compiler合成
2.Artisan Memory Compiler自动产生ROM
但是就以Verilog Code所合成出来的面积是最小，就以我个人能力之下
把MOS缩到最小仍然还是无法接近Design Compiler所合出来的面积
而我想询问的是，他是用甚麽方式可以把面积压成这麽小?
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 36.238.39.153
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※ 编辑: bbogod (36.238.39.153), 06/10/2014 14:36:21
1F：推 mmonkeyboyy:你的decoder太大?? 06/11 02:02
2F：→ bbogod:PLA 并没有decoder了，而且Table有进行压缩还是赢不过 06/11 13:12
3F：推 ptta:DC的面积有包含wire吗 记得是没有 你是full-custom应该有 06/11 23:13
4F：→ lovepy:不是很懂你在比较的对象 面积压成这麽小是指1还是2阿?? 06/11 23:23
5F：→ lovepy:还有缩MOS是说1与2之外你还另外用full custom画来比较吗?? 06/11 23:24
6F：→ bakerly:我比较难想像的是memory compiler产生的rom会比合成的还大 06/13 23:21
7F：→ bakerly:除非你的ROM size很小...要不然还没见过比合成还大的case 06/13 23:25