作者gn00446610 (Tsk)
看板Electronics
标题[问题] verilog的讯号中央对齐问题
时间Wed Jun 25 21:37:44 2014
小弟想请教一下各位前辈..
我这样的想法OK不OK?...
问题是这样的:
假设我有两个讯号，这两个讯号(方波)要做中央对齐
类似像这样:
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图画得不好请见谅。
小弟的想法是使用一个counter去做time slot的计数，在counter落到某个region，
讯号就拉起。
还是各位前辈有什麽想法可以跟小弟讲一下?
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2F：→ lovepy:你有频率多少的时脉输入可以用? 还有这两讯号的频率要多少? 06/26 15:19
3F：→ gn00446610:我自己画了一下时序图，小弟我的推测应该要有2倍的关系 06/26 16:39
4F：→ gn00446610:这两个讯号 06/26 16:40
5F：推 cpyi:你的想法是正确的 就是用一个比两个都更高频率的Counter 07/28 03:52
6F：→ cpyi:数到某个区间就把第一个讯号拉起来 或是第二个讯号拉起来 07/28 03:52
7F：推 cpyi:假定是上缘触发(posedge clk)的第三个clk信号 07/28 03:55
8F：→ cpyi:那应该Clock的周期要是下面波型的四倍 就可以做出来 07/28 03:56
9F：→ gn00446610:感谢c大 08/03 17:28