作者dinocyj (弃子)
看板Electronics
标题[问题] SAR ADC with DEC 如何产生DATA_VALID
时间Sun Aug 30 11:48:53 2015
各位前辈大家好:)
小鲁最近在研究SAR ADC
并且加入Digital Error Correction(DEC)
((参考ISSCC2010
((A 10b 100MS/s 1.13mW SAR ADC with binary-scaled error compensation
在ADC core 後端直接 接到DEC
因此DEC 的加法器会先运算一段时间才有正确值输出
想问各位前辈 如何在DEC後方产出DATA_VALID 讯号给逻辑分析仪
小鲁目前想到到的方法是 在ADC core 後方 接上 DFF阵列1
等ADC 13笔都完成时会有CLK10
((内有3笔redundancy c3c c6c c9c
CLK10在加上delay1 去启动DFF阵列1 之後给DEC运算
DEC後方一样接DFF阵列2
在delay1後面再接delay2 再去DFF阵列2
在delay2後面再接delay3当作DATA_VALID
不知道这样的可行性可嘛？
小鲁主要困惑在 这样timing的正确性
还是前辈们 有更好的方法？
谢谢各位的阅读
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1F：推 owenroy: 只要确保dec有足够时间加完再用dff敲过 08/30 12:54
2F：→ owenroy: 把敲dff的clock反向当作输出clock 08/30 12:56
3F：→ owenroy: 如此可以确保输出clock刚好是在data transition中间 08/30 12:57
4F：→ dinocyj: 谢谢您 但是小弟对於delay的使用感觉很不安全 不知道还有 08/31 11:23
5F：→ dinocyj: 没有更好的办法想请教各位 08/31 11:23
6F：推 owenroy: 直接把input clock edge拿来用 08/31 13:26