小弟研究所毕业晶片是做 10 Gbps wireline RX (Adaptive EQ + CDR) 而最近晶片要回来了所以要开始制作 PCB 而目前在制作 RX 的前端通道上出了一些小问题 我用 PCB Layout 软体画了两条差动线 这两条差动线宽度跟间距都有依照特徵阻抗的要求去计算 而因为 PCB 大小版的限制，又因为我 RX 前置通道是 0.7m 所以在 PCB 的 layout 上要走蛇线，最後再把侧插 SMA 焊上去 用示波器量了两个差动讯号发现有 Skew，大约 200多ps 换算一下 10 Gbps 的资料也将近 2.x UI 因为我是故意要在 RX 输入端做出一个通道，所以需要画很长走线的差动讯号 所以想请教一下，在画这种长走线的差动讯号又要走蛇线的方式 如何让 skew 量变小 ? 另外想请教一下，市面上买得到这种故意做出 ISI 效应的 PCB 板子吗 ? --

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