作者kinkipikachu (不想抬头看星星)
看板Electronics
标题[请益] 请问全华黄英叡老师翻译 verilog
时间Sun Apr 3 12:21:52 2016
各位大大好：
小弟在念黄老师这本翻译书时，
再念到chap 4，input不可以为reg，
但在p4-9页，input却又可以为 reg？
p4-10、p4-11，input都可以为 reg ？
我在这边就被搞迷糊了，请问各位大大，是不是我误解了什麽？
感谢各位大大
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2F：→ z9886607: module_out的output是接到module_in的input 04/03 16:57
3F：→ z9886607: 对module_out而言 output可以是wire/reg 04/03 16:58
4F：→ z9886607: 但是对module_in而言 input只能是wire 04/03 16:58
5F：→ z9886607: 这边的wire/reg是针对自己所属的module来看的 04/03 16:59
6F：→ kinkipikachu: 感谢Z大，好像有那麽一点了解~ 04/04 16:11