小弟之前曾做过纯数位和纯类比的流程，都还清楚DRC和LVS怎麽去跑 但是目前做的是混讯电路就有些错误发生也不知道该如何解决 因为在网路上搜寻了一些资料还是不能解决我的问题 所以上来版上发问，请知道的版友协助(里面有加入一些我的看法，如有错误敬请告知) 以下为了清楚说明情形，文章有点长还请耐心看到最後，谢谢! ------------------------------------------------------------------------------ 首先说明一下我的电路中分为数位(cell-based)、类比和SRAM(compiler) 数位接SRAM的部分还好设定，类比部分我是将原本在laker中画好的layout做成LEF 然後再用SOCE将数位、类比、SRAM整合在一起 按我看到的流程一样是在SOCE後将GDS做stream out 再使用laker去stream in跑DRC和LVS DRC只需要使用到GDS的layout都可以顺利执行 LVS则采用类似数位的流程，将SOCE写出来的verilog netlist用v2lvs转成spi 其中我想在LVS将每个cell-based的元件视为black box，并且把类比电路和SRAM也分别都 视为一个box不去比较内部的细节(这部分也都在rule档内有宣告成LVS BOX) 到这边为止我想应该流程上没有错误的步骤 接下来就是跑完LVS後会出现ERROR(X旁还有显示NOT COMPARED)，主要看到的是以下两个 1.Different numbers of ports 2.Power or ground net missing 关於第1点我看Layout找到的个数为8(刚好是数位部分的I/O数)，而Spice部分却找到18个 我在Spice看到的顶多也只有11个port，这部分不知道为什麽会有这样的差异 第2点则是我上网查了一些资料，说可能是Layout中没有打VDD或GND的Pin，但是在数位 流程中，不知道这个是哪一步漏掉了吗?(因为我的Power domain划分比较复杂，如果可以 的话，不知道可不可以设定成不检查power呢?) 除了上面两点想询问原因，另外还有一个想请教的问题 如上面所说我的电路分为数位、类比和SRAM，并且LVS比对时已经将数位的各个cell、类比 电路和SRAM都宣告成BOX，从这个角度来看Layout应该只有一堆的BOX和net 在LVS的report中，显示我的instances数目不同，上面说到的BOX数目都相同 然而不知道为什麽在Layout中会找到MN MP D rnpolywo rppolywo这五个instances， Spice内则是完全没有这些东西(D rnpolywo rppolywo这三项不知道是什麽元件) 如果还有不足的资讯还请告诉我，谢谢! --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 220.134.38.56 ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1461223302.A.A77.html w大你好,我是在netlist里面去比较最上层circuit的I/O後,发现也只有多3个port 并不像LVS找出来的多了10个port,不知道LVS有没有哪边显示多的port是哪些呢? P.S.我是使用command line去下LVS的指令 LVS跑完产生的sp我想应该是指layout.spi这个档,另外你说layout有少接,这部分我是都 在SOCE内去执行整个APR流程,所以应该是照着合成後的verilog netlist去接才对 看起来应该不是body的部分,我在最上层的SUBCKT後面也只有11个port,怎麽看都没有多其 他的才对 source spice的部分是没有找到数位、类比、SRAM这些BOX之外的元件(符合我的设定) 反而是layout有找到其他的元件,这点也让我很困惑 ※ 编辑: hkrist (220.134.38.56), 04/23/2016 20:45:02