作者tjyee (gg)
看板Electronics
标题[问题] virtuoso import verilog 问题
时间Thu Jun 9 11:43:19 2016
大家好,目前在import verilog进virtuoso遇到问题,
就是我的verlog top的名字是"tx_top",里面有一些submodule,
http://imgur.com/WBPcusm
但我import进去的时候,永远只有fuctional跟symbol,
无法看到里面的hierarchy,import的方式我分开与写成一个.v档都试过,
都无法看到子module,
http://imgur.com/MKEZoTf
由於还要跟做数位的讨论,不知道是本身import的方法有问题,
还是code的写法问题,想请教版友们,谢谢!!!
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1F：→ chenming: 可以试着一个一个import吧,先用底层的 06/17 16:39