作者qqq04737084 (qqq332)
看板Electronics
标题[请益] 数位电路动态耗电versus制程微缩
时间Wed Jul 13 23:07:11 2016
大家好,
如果仅考虑数位电路的动态耗电就好
已知数位电路的动态耗电为P=0.5*f*C*V^2;
那麽如果制程微缩了，比如从90nm -> 65 nm。
那麽数位电路的动态耗电可以打几折? 前提是假设操作电压V一样好了，
仅考虑制成微缩对Standard cell内的寄生电容变小的效应。
那麽动态耗电是否会是乘上65/90这个scaling factor。
简而言之，我想问的应该是制程微缩对寄生电容产生的影响?
不知道这样估计是否有意义，还是各位有什麽想法?
谢谢各位。
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1F：推 Baneling: 这样估计是有意义，但C计算很复杂... 新制程走线的coup 07/14 02:17
2F：→ Baneling: le值不见得变小 07/14 02:17
3F：推 cpyi: 超有意义 vlsi的书都会整理一个表 说明制程微缩的各项参数 07/14 09:40
4F：→ cpyi: 变化 07/14 09:40
5F：推 mmonkeyboyy: 愈小愈没有意义 还不如去看VDD 快一点 07/15 06:25
6F：→ qqq04737084: 各位大大有点误解我的意思了。 如果我只想估动态耗电 07/15 15:48
7F：→ qqq04737084: 随制程的微缩比例，我应该怎麽估？是否有一套通则？ 07/15 15:48
8F：推 Baneling: 那我这样问好了，你手边有那些资料？制程档？designkit 07/16 04:29
9F：→ Baneling: ? stdcell的资料文件？有资料就会有有资料的估法，没资 07/16 04:29
10F：→ Baneling: 料就只能用没资料的估法，不过後者结果可能意义不大 07/16 04:29
11F：推 mmonkeyboyy: 看电压啊 07/17 07:40