之前在版上有问过相关问题 在修正一些BUG後，重新跑整个流程确定可以模拟 但是现在依然有些新问题产生，想要请教比较熟悉这部分的版友们 Q1. http://i.imgur.com/Mk0UwQG.png 如这张图中所示，淡蓝色的波形为我的类比电路输出 而对应最下面则是该类比讯号转为逻辑值後由数位电路所吃到输入 可以看到类比讯号输出时应该是一个方波，但是转为数位电路吃到的逻辑值後 却出现像是step的波形，我观察结果猜测可能是VCS内将电压值分为4种准位(0 1 L H) 而图中在0和1之间的那个稳定状态就是L或H这个情况所导致 请问这是不是可以藉由在VCS的设定方面来解决呢? (比如说Voh Vol Vih Vil的设定) Q2. 另一个问题是关於类比电路模拟，我想这部分应该是偏向Nanosim设定的问题 目前因为我的类比电路中有一个SRAM的model，在模拟前期要观察其电气讯号 之後则要看它的behavior是否正确，由於verilog model无法模拟电气讯号 所以这部分只能使用spice model来执行，而问题就在这个model实在过於庞大 整个模拟使用的testbench根本无法执行完毕(主要是时间太久且波形档过大) 网路上查询之後，看到相关问题好像都是说降低精准度之类的解法 我的想法是想请问有没有办法可能前期模拟时精准度较高，之後验证behavior时再降低精 准度?或是有没有方法可以将nanosim的输出波形(.out)容量有效压缩?(EX:转换成fsdb之类 的格式) P.S.我看nanosim模拟时中间还会出现波形的暂存档之类 以上两个是目前遇到的问题，在网路上查询解法後并提出我的看法，想与版友们讨论实际 可行的办法 ------------------------------------------------------------------------------ 我使用nanosim内的HAR指令看起来是可以有效加速memory的模拟没错(单独跑nanosim) 但是将它应用到VCS+nanosim的混讯模拟时会出现ERROR(在vcsAD.init里面加入-har) 终端机上显示"VCS runtime internal error (core dumped)" 网路上查询的结果说这个是VCS crash了，似乎无解0.0 --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 220.134.38.56 ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1468679272.A.365.html ※ 编辑: hkrist (220.134.38.56), 07/16/2016 22:28:54 请问一下B大所指的设定是?我在网路上搜寻到的相关资讯里面 主要应该是hierarchical array reduction(HAR)这个nanosim的feature 请问您有没有使用过这个指令的经验呢?(看完user和reference guide还是有点不懂) ※ 编辑: hkrist (220.134.38.56), 07/17/2016 14:28:54 ※ 编辑: hkrist (220.134.38.56), 07/17/2016 16:49:16 感谢wait大的回覆，产生fsdb确实可以跑更长的模拟时间 另外想请问Q1中的那个问题是否有版友知道如何解决?或是此问题无法解决? ※ 编辑: hkrist (220.134.38.56), 07/19/2016 23:00:50 想请问在nanosim吃的cfg档中是否有办法设定说某个讯号的波形只要截取其中某段时间 而不用整个模拟时间都存下来? 甚至是否能够只要储存某些讯号的逻辑值而不用连电压值的变化都一并储存? 是否有类似的指令或设定可以使用? ※ 编辑: hkrist (1.160.18.112), 07/20/2016 07:06:13