作者seth781500 (我不是牛排)
看板Electronics
标题请教一个晶片下线 LVS layout shorts的问题
时间Sat Aug 6 19:16:08 2016
大家好~小弟现在在cic下线，
但是做到打I/O PAD的LVS时，
却发现 DIN_18 和 OU02_18在LVS的结果都有layout shorts的错误，
我是照学长说的，将每个I/O PAD的边缘都放到最大，
他们之间刚好贴在一起，
但是却有BUG，
最主要是不知道为什麽i/o pad 会有短路的错误，学长说两个pad要贴在一起，
但是不能重叠，小弟我都放到最大是没有空隙也没重叠，
学长现在不在实验室，没人问QQ，所以ptt上来问
希望有好心人帮我一下~~
https://goo.gl/93LKXy 这是我出错的照片是放在google相簿上
图片 子电路1是中间电路做LVS的结果
图 2和3 是LVS 结果 发现有 layout shorts 的情况
图 4 是上方的I/O PAD排列的放大
图 5 是右方的I/O PAD排列的放大
图 6 是下方的I/O PAD排列的放大
图 7 是左方的I/O PAD排列的放大
图 8和9 是整个电路的sp档
那我把其中一个有问题的PAD打开来看
图13~25 是BL1 BLB1 它们之间的LAYOUT 是由上面一直拍到下面OUT的地方
学长说PAD之间应该是要紧密贴在一起，因为我把它们分开就会有DRC和
增加很多不同的LVS错误
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1F：→ seth781500: 在麻烦大家帮忙了 谢谢 08/06 19:22
2F：→ hsnuyi: ctrl+f一下... 这样哪看的出来 至少展开一下吧 08/07 00:45
3F：推 neamen5566: 把pad layer 展开 不然真的是隔空抓药 08/07 08:31
4F：→ ladice: 要把有问题的pad之间放大 这样看不出来啦 08/07 09:02
※ 编辑: seth781500 (120.107.171.250), 08/07/2016 13:44:13
5F：→ seth781500: 图10是BL和BLB的错误highlight 08/07 13:47
6F：→ seth781500: 图11 12 是放大部分layout 08/07 13:49
7F：→ seth781500: 图13~25是我把BL1 BLB1 从上面in一直照到下面out的地 08/07 14:07
8F：→ seth781500: 方。 08/07 14:07
9F：→ seth781500: 那LAYOUT SHORTS是IO PAD她们短路吗? 08/07 14:10
10F：→ seth781500: 更正一下 图10是BL1 BLB1的错误。 08/07 14:11
11F：→ seth781500: 再次感谢大家的帮忙 > < 08/07 14:12
※ 编辑: seth781500 (120.107.171.250), 08/07/2016 14:20:40
※ 编辑: seth781500 (120.107.171.250), 08/07/2016 20:18:42
12F：推 chienjr: 有些ESD pad的横向连结是有一定的容忍度，特徵是那段空间 08/07 21:56
13F：→ chienjr: 完全没有via，可以overlap而不会有drc error出现.. 08/07 21:56
14F：推 Baneling: pad之间要加feeder吧 08/07 22:38
15F：→ seth781500: 回chienjr大 请问你的意思是要把两个io pad重叠吗? 08/07 22:49
16F：→ seth781500: 回Baneling 我是有想过..不过学长的都没加耶 不然我试 08/07 22:52
17F：→ seth781500: 试看 08/07 22:52
18F：→ seth781500: 回chienjr大 我这边是没有drc错误拉..只是照您的说法 08/07 23:01
19F：→ seth781500: 如果可以容忍，那为啥它会短路呢? 08/07 23:01
20F：→ seth781500: 加Feeder没用耶= = 它还是短路 08/08 00:32
21F：→ Baneling: 你单跑pad的lvs有过吗？ 08/08 01:40
22F：→ seth781500: 早上再来试 想睡了@@ 08/08 02:57
23F：→ seth781500: 我单跑PAD有错 而且是相同的错误 请问一下我的排列方 08/08 11:12
24F：→ seth781500: 式有没有错阿? 08/08 11:13
25F：推 jamtu: 你PAD中间要加FEEDER啦 08/08 11:48
26F：→ jamtu: 你这样两个PAD黏在一起，你也没办法打线 08/08 11:48
27F：→ jamtu: 另外是你怎麽能确定PAD黏在一起的部分没有信号？ 08/08 11:48
28F：→ jamtu: I mean, 可能你就是信号在M1, M2 short 08/08 11:49
29F：→ jamtu: 快下线了 不要贪那一点点面积 乖乖加FEEDER卡实在。 08/08 11:49
30F：推 ap4318: 其实使用手册应该有写，用align的就不会short 08/08 12:52
31F：→ seth781500: Align指的是pad要对齐吗?我有对齐，可是就短路了.. 08/08 13:29
32F：→ Bug: 你的IO library哪里来的?? 08/08 14:50
33F：→ Bug: 怎会有从bond pad进来的讯号跟隔壁相接的??? 08/08 14:51
34F：→ Bug: 只有power rail才会接相邻的pad 08/08 14:52
35F：→ lovepy: bonding pad是自己加的吗?? 08/08 15:06
36F：→ seth781500: 这个IO library是cic提供的，我就直接拿来用，都没加 08/08 15:10
37F：→ seth781500: 何东西。 08/08 15:10
38F：→ seth781500: 还是有可能我抓错library了? 08/08 15:11
39F：→ lovepy: 没看到layout图 是某个角落bonding pad有重叠的情况吗?? 08/08 15:12
40F：→ seth781500: 听说会有法律问题我先拿下来了，先放回去 08/08 15:26
41F：推 ap4318: 确实像bug大说的power rail用的metal才会相接，我自己的经 08/08 15:50
42F：→ ap4318: 验是将power rail的metal用align对齐，我用的是35制程stc 08/08 15:50
43F：→ ap4318: library 08/08 15:50
44F：→ seth781500: 请问一下align是virtuoso的一种功能吗? 08/08 23:45