各位先进晚安 小弟最近要赶晶片下线 焦头烂额的同时 今天在合全电路时 跑LVS时 发现layout 读出来的 port数为0 也就是说port全部认不到 我有确认过port是用label 打在相对应的金属层上 也有去看过calibre.lvs这个档案 因为爬过一些文 有说要去检查一下 里面有 TEXT DEPTH PRIMARY PORT DEPTH PRIMARY LVS CHECK PORT NAMES YES TEXT LAYER 40 ATTACH 40 metal1 PORT LAYER TEXT 40 TEXT LAYER 41 ATTACH 41 metal2 PORT LAYER TEXT 41 ...等等设定 感觉都没问题 且重点是跑子电路可以 同样的设定 同样的calibre档 同样的code 全部的子电路都会笑 惟跑全电路就会认不到port 就算我全电路有接线接错 (有检查过了 觉得没错) 也不会全部port都认不到阿 请问有先进 前辈知道为什麽吗? 先谢谢了~~~~~~ --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.115.73.123 ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1473265482.A.F5C.html