作者nick236 (阿嘎)
看板Electronics
标题[问题] 供应电源杂讯对LDO power mos的影响
时间Thu Sep 8 20:28:54 2016
以PMOS作为Mp的话
source端的VDD杂讯对输出增益是gmRo
gate端杂讯对输出增益则是-gmRo
两者可以相抵销
但是以NMOS作为Mp
以gate端杂讯为输入来看就是source follower
但是以这时位於drain端的VDD杂讯为输入呢? 他有gain吗?
因为我们在layout中的Source端Drain端是没有差异的
所以我很好奇这时候是否要看成common gate组态
但是若看成common gate就不是在饱和区工作了 所以应该没有gain吧
我这样想是对的吗-->以NMOS作为power mos是看不到Drain端VDD杂讯的(先不管前面OP)
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1F：→ cpyi: 不会抵销喔 两个uncorrelated noise power要相加 也不是CG 09/09 01:52
2F：→ cpyi: 组态 DS对称是元件结构对称 加上偏压了就不对称了 09/09 01:52
3F：→ nick236: 了解 抵销的部分是假设他们PHASE和震幅一样 也就是VGS完 09/09 11:50
4F：→ nick236: 没有随着RIPPLE改变 应该多少有点抵销作用吧 09/09 11:51
5F：推 kameng: NMOS regulator来说 D对S的影响力是0(不考虑ro跟Cdg/Cds) 09/09 23:21
6F：→ kameng: 但因为LDO是回授 要分析的话其实要考虑频率响应 09/09 23:22