各位前辈大家早安 我是verilog的初学者 最近有遇到一个问题(简单的移位暂存器)比较不能理解 想请教各位 程式码与自己所模拟出来的图型在以下网址 http://imgur.com/a/3EY4C 问题如下 (Rotate功能先关掉) 1.因为我Rotate与Register这两个模组都是只采用上升缘动作 为何我电路每隔一个上升缘才会动作,因此会看到56有出来 57没出来,58有出来,59没出来…. 我觉得应该是56/57/58/59….应该都要会从output出来才是 因为明明clock的上升缘就是有敲到57,59,为什麽会这样? 2.如果我将REGISTER8的module改成always @(posedge Clock,negedge Clock) 就可以符合我上升缘触发的预期,但跟程式兜不起来… 自己的想法 会发生这种事是因为data从进到出要经过REGISTER8和Rotate_Data这两个模组 所以需要用掉两个CLOCK的原因吗? 如果真的是因为这样,那57/59的资料应 该也要从output出来才是 PS这三个模组组成起来的架构大概是DATA先经过MUX(没有CLOCK) 再经过REGISTER(有CLOCK) 再经过ROTATE MODULE(有CLOCK)再从 OUT出来 --

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