作者was336789 (Howard)
看板Electronics
标题[问题] D Flip Flop
时间Mon Jun 12 23:49:53 2017
大家好，我有一个D type flip flop的问题想请教各位，我在设计一个d flip flop，这
个d flip flop之後会用在frequency divider，但在我在模拟d flip flop时，输出Q的讯
号并不是很理想，是否是因为这样才导致我用在frequency divider上得不到f/2? 如果是
因为这样，要如何改善这个问题? 谢谢各位。
http://i.imgur.com/NXXspWl.jpg
http://i.imgur.com/kOsJew9.jpg
http://i.imgur.com/3gF3SV9.jpg
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1F：推 jfsu: 你这是postivie trigger的D-FF吗?为何CLK变low, data会变? 06/13 00:18
2F：推 jfsu: sorry...错了...negative-edge trigger 06/13 00:25
3F：→ jfsu: Data变化, D也变化?...这怪怪的喔，CLK没变化，Q应该要不变 06/13 00:25
4F：→ mhdark9317: 因为你这是latch 不是DFF DFF是由两个latch组成的 06/13 00:55
5F：→ was336789: 感谢m大提醒，我重新接两个latch，输出就符合DFF的真 06/13 17:57
6F：→ was336789: 值表了 06/13 17:57