作者zzztrees (正面上我啊)
看板Electronics
标题[问题]ISE post-route的一些问题
时间Mon Jul 31 21:17:40 2017
各为大大们好
小弟自学verilog一小段时间了
但也就在behavior上跑跑模拟 看看自己的逻辑有没有错误
最近试着使用ISE post-route的功能 想看看加上延迟之後结果会是怎麽样
但是跑完post-route後 发现只有最上层的输入跟输出是我命名的名称
底下很多名称都被改掉了 想看的讯号线都不知道跑到哪里去了
想问是否有可以保留自己想看的讯号线名称的方法?
目前想到的只有将想看的讯号拉出来的方法而以
另外
还想请问有关这段程式码的一些问题
always@(posedge CLK)
if(C)
cnt <= 24;
else if(B)
cnt <= cnt + 1;
assign A = (cnt == 31);
assign C = (~RSTN) | A;
在跑behavior模拟的时候 cnt初始值是24
但是经过post-route模拟後 cnt的初始值就变成0
要算到31之後才能初始为24
思考很久 不觉得哪里有问题
恳请各为大大为小弟我解答
非常感谢<(_ _)>
--
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1F：推 amistad: 直接拉ISE 的范例出来看就好。 behavior OK ，不代表ISE 07/31 22:54
2F：→ amistad: 看得懂你要做什麽电路。 07/31 22:54
3F：→ hsnuyi: ... 数位电路有所谓的reset, google reset 07/31 23:31
4F：→ hsnuyi: 你现在跟不会做电路差不多 不要当C写 07/31 23:33
5F：→ zzztrees: A大 范例是指书上所附的光碟吗 还是...? 08/01 09:21
6F：→ zzztrees: H大 我好像有点懂你的意思了 可否再问一个问题 08/01 09:22
7F：→ zzztrees: 是否会有像我那样初始不设为0的情况? 08/01 09:24
8F：→ hsucheng: 会，因为你没有rst，基本上dff都要rst一个初值 08/01 11:08
9F：→ zzztrees: 回楼上 我有设rst啊@@ 08/01 12:08
10F：→ hsucheng: always@(posedge clk or negedge RSTN) 08/01 13:00
11F：→ hsucheng: if(~rst) cnt <= 0 else (你的电路) 08/01 13:01
12F：→ hsucheng: 问题应该出在你assian A那段，cnt要等於31A才为1，你C才 08/01 13:02
13F：→ hsucheng: 有值 08/01 13:02
14F：推 amistad: plz google it "xilinx language template" 08/01 20:52
15F：→ zzztrees: 非常感谢<(_ _)> 08/01 22:08