作者e1090128 (肥龟)
看板Electronics
标题[请益] verilog条件运算子问题请教
时间Wed Oct 11 16:03:30 2017
小弟最近给子电路写output时有个小问题
以下是我的程式码
output wire [9:0] oDATA
reg chg;
wire js=chg;
assign oDATA=(js == 1'b1) ? {sub[10:3],2'b0}:10'b0;
关於sub的部分都是我之间的运算式，之前都有确认是正常的
有问题的是我oDATA的部分像上面这样写会有问题，实际跑FPGA出来会不正常
但不用条件运算式直接写
assign oDATA={sub[10:3],2'b0};
是可以正常执行的，请问各位大大这是甚麽原因造成的?有甚麽办法解决吗?
谢谢大家
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1F：→ hsucheng: 为什麽还要再宣告一个wire? 10/11 18:44
2F：推 mmonkeyboyy: 为什麽要reg chg才对 10/11 20:19
3F：推 mmonkeyboyy: 我想正确答案都不我和一楼讲的那个 你只其实有一个不 10/11 20:24
4F：→ mmonkeyboyy: 太合理的东西被你宣告了XD 10/11 20:25
5F：→ mmonkeyboyy: 你可以再想想 拿掉一个东西我想电路就会正确了 10/11 20:26
6F：→ mmonkeyboyy: 你可以查查assign if的用法 10/11 20:26
7F：→ e1090128: wire oDATA是试验时用的，应该可以不需要，chg写reg 是 10/11 22:02
8F：→ e1090128: 因为有写在always 里，但怕是判别式里不能用reg 才有改 10/11 22:02
9F：→ e1090128: 成wire 10/11 22:02
10F：→ mmonkeyboyy: 所以你知道那里有问题了吗? 10/11 22:42
11F：→ mmonkeyboyy: BTW 你那样写 态一样会继承 所以根本没差 10/11 22:43
12F：→ mmonkeyboyy: 那是硬体电路 不要用软体想法去想 那是一条线 10/11 22:43
13F：→ e1090128: 有问题的就是assign那条不能用条件运算子使用，会出错， 10/11 23:06
14F：→ e1090128: 想知到为什麽不能这样使用，并想知到如何解决，因为我看 10/11 23:06
15F：→ e1090128: 到的书都没有写到这部分，感谢 10/11 23:06
16F：推 mmonkeyboyy: @_@ 你把 output "wire" 的wire拿掉看看 10/11 23:10
17F：推 mmonkeyboyy: 一个小观念 reg 不是一定指register 10/11 23:14
18F：→ mmonkeyboyy: 它指的是一个会变化的信号 10/11 23:14
19F：→ mmonkeyboyy: wire就一定是 wire了 是一条线连过去这样 10/11 23:14
20F：推 mmonkeyboyy: 我记得uc berkeley有一篇小文件讲这个 讲很仔细 10/11 23:21
21F：→ mmonkeyboyy: 很多目前你synthesis不过 储simulate会过都是这样 10/11 23:22
22F：推 Jielolz: wire js; 10/12 01:41
23F：→ Jielolz: assign js = chg; 10/12 01:41
24F：→ e1090128: J大的这方法试过了也不太行 10/12 16:32
25F：推 BellCranell: 改成output reg [9:0] oDATA 10/12 20:15
26F：推 amistad: 为什麽要用FPGA 看不懂的方式去写？直接按范例方式去写就 10/12 20:48
27F：→ amistad: 好。一般复杂的combination logic 习惯用 always@(*) 方 10/12 20:49
28F：→ amistad: 式去写。FPGA 弄不出来，也没有可能他根本搞不清楚你要 10/12 20:49
29F：→ amistad: 要做什麽。 10/12 20:50
30F：→ amistad: 与其花时间在探索语法问题上，除非你要写FPGA compiler， 10/12 20:51
31F：→ amistad: 不然建议专注在主要的问题上。 10/12 20:52
32F：推 bakerly: 你有写出来的部分都没问题，问题一定出在没写出来的部分 10/12 21:33
33F：→ bakerly: 。 10/12 21:33
34F：推 tkhan: 屎拉一半就要别人帮忙擦屁股.. 10/12 22:52
35F：推 mmonkeyboyy: output 不用改就是reg了 因为那个只有在有always才要 10/12 23:15
36F：→ mmonkeyboyy: 我也同意楼上 最近一堆这种文@_@ 真的是老师没教好 10/12 23:16
37F：→ mmonkeyboyy: 然後都是丢上来请大家帮忙debug debug有没有用都不知 10/12 23:16
38F：→ mmonkeyboyy: 第一句有点 output不用改reg就是了 除非是always 10/12 23:17
39F：推 BellCranell: 有点像是在隔空抓药的感觉 ... 10/12 23:23
40F：推 ericute: 问题应该是你没写出来的地方，其他部分补上来看看 10/12 23:27
41F：→ ericute: 加油 10/12 23:28
42F：推 BellCranell: 要不要贴chg的部分... 10/13 02:33
43F：→ e1090128: 谢谢bakerly和ericute两位大大的提醒，问题真的是出在al 10/13 16:54
44F：→ e1090128: always里，因为chg讯号不同步而出错，现已修正好成功了 10/13 16:55
45F：→ e1090128: 因为我是自己学，实验室也没有其他人会，在网路上也找 10/13 16:56
46F：→ e1090128: 不太到相关的论坛可以问问题，如果有人知道相关的 10/13 16:58
47F：→ e1090128: verilog请跟大家一起分享学习一下，谢谢 10/13 16:58
48F：推 mmonkeyboyy: 网路上有好多相关教学文件 先看一下吧q_q 10/13 20:19
49F：→ mmonkeyboyy: 结果你其实还没有遇到跑不过的问题Q_Q 10/13 20:19
50F：→ mmonkeyboyy: 那个FPGA COMPILER已经好聪明了orz 10/13 20:20
51F：→ e1090128: 我是觉得编译器不过的还有方向，但过了後有结果错误就很 10/13 21:36
52F：→ e1090128: 麻烦了 10/13 21:36
53F：推 mmonkeyboyy: a..我讲的不是这件事 我讲的是标准的问题 10/13 21:48
54F：→ mmonkeyboyy: 不过反正很多人也不是很在乎这事就是了@_@ 10/13 21:48