作者LockingWei (维)
看板Electronics
标题[问题] Mixed Signal EDA cloud LVS
时间Wed Nov 8 23:03:39 2017
各位前辈
小弟在近期跑混讯Design flow遇到有点障碍
在使用SOCE呼叫Hard macro lef後 同时也执行数位摆放绕线
验证後也没有问题才转出gds
而在LVS时我这个apr完的gds应该要跟哪个netlist做compare
之前一直用RTL合出来的GateLevel做compare
但才想到apr有做optimize 跟 CTS
想请问各路前辈我应该拿哪一个netlist做LVS
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1F：推 ptta: 先跑formal check,确定post apr 没改到你的功能 11/09 07:27
2F：→ ptta: 然後拿post Apr(soce)产生的layout , netlist做LVS 11/09 07:28
3F：→ LockingWei: 谢谢p大回覆 所以是说soce後产生的gds会跟也是soce 11/09 08:51
4F：→ LockingWei: 产生的netlist做比较吗 11/09 08:51
5F：推 ptta: 4的。不然塞了一堆clk buffer，跟原来netlist比，一定过不了 11/09 13:17
6F：→ LockingWei: 谢谢p大 最後再问一下 netlist是直接从SOCE 里面tool 11/09 13:25
7F：→ LockingWei: 可以转出netlist吗？前面p大提到的 formal check也是 11/09 13:25
8F：→ LockingWei: 在SOCE里面可以做到吗？ 11/09 13:25