作者RobertH (R先生)
看板Electronics
标题[请益] 逻辑设计真值表
时间Thu Jan 18 18:33:54 2018
大家好，小弟最近在复习逻辑设计，
再看正反器这边时，增值表中有
现在状态Qn 和下一个状态Qn+1，
想请问真值表中的Qn+1是怎麽来的？
有点忘记了，麻烦各位大大解答
感谢
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1F：推 richard0800: 根据正反器输入讯号决定 01/18 20:22
2F：→ RobertH: 可是正反器的输入讯号相同为什麽下个状态会有两种情况？ 01/18 20:32
3F：→ dennisgychen: 时脉啊 01/18 20:56
4F：推 andymust: 看CLK是负缘或正缘触发决定 01/18 20:57
5F：推 bakerly: 我猜你看到的是T型正反器，他的行为就是T为1时qn+1=~qn。 01/18 21:39
6F：→ bakerly: 为什麽去google一下它的结构推一下就知道了。 01/18 21:39
7F：→ RobertH: 像是这张表的最右边，该如何得知？谢谢 01/18 22:20
9F：推 bakerly: 简单讲，set为0，reset为1时不管当t输出为何，下一t输出 01/18 22:31
10F：→ bakerly: 均为0，set为1，reset为0时下一t输出均为1 ，输入均为1时 01/18 22:31
11F：→ bakerly: 下一t输出不变，输入均为0为不合法的输入。 01/18 22:31
12F：→ bakerly: 这个真值表在告诉你这电路的行为，不是让你来推qn+1是什 01/18 22:38
13F：→ bakerly: 麽，要推qn+1是要拿电路来分析，当你把电路分析完你就会 01/18 22:38
14F：→ bakerly: 写出这张真值表，你方向弄反了。 01/18 22:38
15F：→ bakerly: 还有，你这张真值表怪怪的，not allow和hold和一般常见的 01/18 22:48
16F：→ bakerly: 是反的。 01/18 22:48
17F：→ RobertH: 谢谢楼上的大大 01/18 23:40
18F：→ nova06091: nand SR latch的输入是active low所以SR=00跟11的部分 01/20 15:27
19F：→ nova06091: 没错，有错的是01的下个状态是1(set),10的下个状态是0( 01/20 15:27
20F：→ nova06091: reset) 01/20 15:27