作者hinoapple (只是个男孩)
看板Electronics
标题[问题] 电路合成後模拟问题
时间Fri Jan 19 00:05:28 2018
小弟刚接触合成这块
合成时有timing violation的情况
https://i.imgur.com/F15fjFk.jpg
https://i.imgur.com/sIuzw1k.jpg
https://i.imgur.com/Ify3NLQ.jpg
合成前的波形是这样
但合成後有unknown讯号
https://i.imgur.com/tmdm6mU.jpg
A友跟我说应该是hold time violation的问题
模拟上的限制导致无法出现实际的电路结果
因为前几个讯号还有出来
所以要写一段code丢到tb中或是用ncverilog的指令去解决unknown讯号
但合成出来的档案应该没有问题
B友是跟我说 应该是我电路上的设计就有问题
导致合成有错误的状况
想请问版上大大的看法
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※ 编辑: hinoapple (111.83.126.246), 01/19/2018 00:05:45
1F：→ mmonkeyboyy: 要交作业了是吗....01/19 00:19
2F：→ mmonkeyboyy: pwm.....理论上 这种东西不会有holld time 问题01/19 00:20
3F：→ mmonkeyboyy: 除非你那两个之间长到吓死人 但也很难01/19 00:22
※ 编辑: hinoapple (111.83.126.246), 01/19/2018 00:23:14
4F：→ mmonkeyboyy: 你把 signal +delay 去掉 path delay01/19 00:23
5F：→ mmonkeyboyy: 这样就可以知道1想法是不是成立01/19 00:23
6F：→ mmonkeyboyy: 合成後unknown去看clock 如果你signal没送错的话01/19 00:24
7F：→ hsucheng: 我猜是behavior跟postroute的period没改01/19 01:13
8F：推 mmonkeyboyy: 楼上是这样的情况没错01/19 01:16
9F：→ mmonkeyboyy: 应该说这个方向猜想没错 不过真的是问神了XD01/19 01:17
※ 编辑: hinoapple (111.83.126.246), 01/19/2018 02:05:55