作者wildwolf (可爱的哲哲)
看板Electronics
标题Re: [问题] 电路合成後模拟问题
时间Fri Jan 19 09:58:23 2018
※ 引述《hinoapple (只是个男孩)》之铭言:
: 小弟刚接触合成这块
: 合成时有timing violation的情况
: https://i.imgur.com/F15fjFk.jpg
实在是看到摇头,SDF档案没有加入gate-level 模拟中,
你的hold time变成 0.5ns 你知道吗?
一般如果有正确把 SDF档案加入 gate-level 模拟, hold time 只需要约 0.05ns
: https://i.imgur.com/sIuzw1k.jpg
写SDC档案的时候, clk_ref 还是 ref_clk 自己统一一下好吗?
: https://i.imgur.com/Ify3NLQ.jpg
: 合成前的波形是这样
: 但合成後有unknown讯号
: https://i.imgur.com/tmdm6mU.jpg
同第一点说明,你知道你的hold time变成 0.5ns吗? 能通过才有鬼。
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1F:推 mentchin: 大神出现 01/19 10:23
2F:推 mmonkeyboyy: 哇靠 大哥你看得真仔细 01/19 13:37
3F:→ mmonkeyboyy: 咦不对 他本来没有加命令列只有波形啊@_@~ 01/19 13:38
4F:推 hinoapple: 感谢大神救了愚笨的学生 01/19 14:08
5F:→ hinoapple: mmonkeyboyy大大 昨天不知道为什麽命令列被吃掉了没发 01/19 14:10
6F:→ hinoapple: 出去 01/19 14:10
7F:→ eamansf96xs: 希望版上多一点这种教学 初学者受益良多 01/20 09:17
8F:→ mmonkeyboyy: 楼上 其实 这还是主要是问问题的人也要有些基础 01/20 10:20
9F:→ mmonkeyboyy: 要不真的是问神了@_@ 网上讨论有时很难了解问题全貌 01/20 10:21
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