作者eamansf96xs (草爷)
看板Electronics
标题[问题] design compiler
时间Mon Apr 16 17:05:12 2018
想请问一个问题 dc合成完 slack是大於0的 但是跑ncverilog. 有把sdf资讯加进去
会说有timing violation 问题
warning timing violation
$setuphold.<setup>.........
之後有改到它只显示holdtime问题
加了 set fix hold
马上又跑出setup问题
可是最後测试结果都pass
我是做cic题目 所有sdc 都是他给的
请问是什麽问题？
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1F：推 tkhan: 没跑pt 04/16 17:16
※ 编辑: eamansf96xs (101.8.167.227), 04/16/2018 19:18:24
2F：→ eamansf96xs: pt? 04/16 19:20
3F：→ eamansf96xs: pt是後端的东西吧 dc setuptime有问题不是要先解决 04/16 20:07
4F：→ eamansf96xs: 吗？ 04/16 20:07
5F：推 tentimes: STA跑一下啊 04/17 11:25
6F：推 mmonkeyboyy: X! 又要隔空抓药了 囧> 我猜是margin不同 04/17 12:12
7F：→ mmonkeyboyy: 因为你dc在做时没有delay加进去 所以它就default 04/17 12:15
8F：→ mmonkeyboyy: 等你加了准一点的sdf就出错 很正常 04/17 12:15
9F：→ mmonkeyboyy: 你改了holdtime出setuptime很正常也很好 04/17 12:15
10F：→ mmonkeyboyy: 代表你holdtime改错了 或是 你再改一下setuptime 04/17 12:16
11F：→ mmonkeyboyy: 就好 当然後者是很好的结果其实 这个容易 04/17 12:16
12F：→ mmonkeyboyy: cic就一定对吗 Q_Q 04/17 12:17
13F：→ mmonkeyboyy: 这样也能跑PT没错 PT之前我跟着做的单位都是每个 04/17 12:18
14F：→ mmonkeyboyy: 有关时间的结果都要去跑一次才能进下轮 04/17 12:18
15F：→ mmonkeyboyy: 就跑STA就可以了 至margin多少这算是经验了 04/17 12:19
16F：→ mmonkeyboyy: 其实你问的这些 你老板应该都要会能教你才是 04/17 12:19
17F：→ eamansf96xs: 我们都只有同学间彼此讨论@@ 感谢m大回覆 04/17 15:39
18F：→ eamansf96xs: 有个地方想问 dc跑完不是应该有所有的gate delay吗？ 04/17 15:48
19F：→ eamansf96xs: 怎麽会说没有delay. 还是我观念错了 04/17 15:48
20F：推 mmonkeyboyy: gaet delay其实是在你的某种v文件里的XD 04/17 23:14
21F：→ mmonkeyboyy: 是应该要有 但你很有可能不是用那一种v文件去跑 04/17 23:15
22F：→ mmonkeyboyy: 但这东西可以用sdc里的(忘了那个指令去加上估算) 04/17 23:15
23F：→ mmonkeyboyy: 我猜你的cic文件可能是这样做 Q_Q 04/17 23:16
24F：→ mmonkeyboyy: 我说这是隔空抓药 XD 04/17 23:16
25F：→ mmonkeyboyy: 这种东西还是去烦你老师为上 他应该要会的 04/17 23:16
26F：推 r901042004: 如果是早期的CIC竞赛题目，sdc的设定有时候不能适用 04/18 08:06
27F：→ r901042004: 於新版的DC，试试看对照最新考古题的sdc设定，看看是 04/18 08:06
28F：→ r901042004: 哪一条constraint没下到(或是多下) 04/18 08:06
29F：推 mmonkeyboyy: 应该是那条读两次v还什麽的那个 04/19 10:08