作者rockboy0831x (牛肉堡套餐)
看板Electronics
标题[请益] Capacitorless LDO
时间Tue Apr 17 09:05:40 2018
各位前辈大神们好
小弟参照了一篇FVF LDO做练习，下图为架构图
标记点为打断回路的位置
https://imgur.com/EI2tID2
在确认所有电晶体都操作在saturation region下
发现bode plot如下图
https://imgur.com/ucmzSp0
DC Gain非常的小且相位图不太正常
请问大大们这可能是什麽原因造成的
谢谢!!!
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1F：推 cebelas: 想请问一下 你要看那个loop为什麽不是断在high impedance 04/17 13:38
2F：→ cebelas: VEA那点呢? 04/17 13:38
3F：推 kk123: 断 M3 的 gate 04/17 13:43
4F：→ kk123: 这只有固定一种Vout 啊…真是有趣 04/17 13:45
5F：→ rockboy0831x: 我是想说VMIR与VOUT是由M7、M8 buffer bridge接起 04/17 14:40
6F：→ rockboy0831x: 所以断在VMIR可以类似VOUT回到VOUT的LOOP GAIN 04/17 14:41
7F：→ rockboy0831x: 回k大，这电路设计时有三个LOOP，M2 M3各一个 04/17 14:46
8F：→ rockboy0831x: FVF Stage那边自己有一个，可是我EA这边就搞不定QQ 04/17 14:47
9F：推 cebelas: 三个Loop中EA锁Vref那点 你要断在VEA那边吧 04/18 11:30
10F：推 cebelas: 这样你才能够同时看到DDA Vref,vout那两个Loop 从EA 去 04/18 11:33
11F：→ cebelas: 控制FVF source端以及到Vout端 04/18 11:33
12F：→ cebelas: 不然你等於是断在一个low impedance node 04/18 11:34
13F：→ cebelas: 这架构好神奇 是IPEL做的吗？ 香港科大他们？ 04/18 11:35
14F：推 Baneling: 有原文吗? 04/18 23:40
15F：→ Baneling: 跑模拟也不能直接打断吧 hspice有lstb的指令可以用呀 04/18 23:41
16F：推 Baneling: 旧一点的断法也是加电感电容吧... 04/18 23:47
17F：→ rockboy0831x: 我是加入大电感跟大电容断的没错 04/19 01:01
18F：→ rockboy0831x: 感谢大大们回应，做出来了 04/19 12:00