作者e1090128 (肥龟)
看板Electronics
标题[问题]sdram_control_4port使用问题
时间Fri May 11 16:41:33 2018
各位大大好，不知道有没有大大有使用过Altera DE2-70
因为硕论是使用这块FPGA板子做影像处理，但在使用sdram_control_4port
这个电路模组时发现我的FIFO Write Side 2写入的记忆体的图像都只写在第一个
区域的记忆体范围(原本分三个)，因为我在FIFO Read Side 2的第二张图片位子
做output到monitor却发现都抓不到图片，只有在第一张的区域有抓到图片，
请问各位大大这是甚麽原因造成的，在网路上看很多资料了，但其他人好像也没有
这样的问题，以下是我的verilog code
Sdram_Control_4Port u8 ( // HOST Side
.REF_CLK(iCLK_50),
.RESET_N(1'b1),
.CLK(sdram_ctrl_clk),
// FIFO Write Side 1
.WR1_DATA({sCCD_G[6:2], sCCD_R[11:2]}),
.WR1(sCCD_DVAL),
.WR1_ADDR(0),
.WR1_MAX_ADDR(800*480),
.WR1_LENGTH(9'h100),
.WR1_LOAD(!DLY_RST_0),
.WR1_CLK(CCD_PIXCLK),
// FIFO Write Side 2
.WR2_DATA(ImgStore1),
.WR2(ImgStore1_pass),
.WR2_ADDR(22'h200000), //起始位置
.WR2_MAX_ADDR(22'h200000+800*480*3),//结束位置*3为3张
.WR2_LENGTH(9'h100),
.WR2_LOAD(!DLY_RST_0),
.WR2_CLK(~ltm_nclk),
// FIFO Read Side 1
.RD1_DATA(Read_DATA2),
.RD1(wDAL_HSV),
.RD1_ADDR(0),
.RD1_MAX_ADDR(800*480),
.RD1_LENGTH(9'h100),
.RD1_LOAD(!DLY_RST_0),
.RD1_CLK(~ltm_nclk),
// FIFO Read Side 2
.RD2_DATA(CMOS_READDATA_2),
.RD2(Read),//wDAL_HSV
.RD2_ADDR(22'h200000+800*480),//第二章起始位置
.RD2_MAX_ADDR(22'h200000+800*480*2),//结束位置
.RD2_LENGTH(9'h100),
.RD2_LOAD(!DLY_RST_0),
.RD2_CLK(~ltm_nclk),
// SDRAM Side
.SA(oDRAM1_A[11:0]),
.BA(oDRAM1_BA),
.CS_N(oDRAM1_CS_N),
.CKE(oDRAM1_CKE),
.RAS_N(oDRAM1_RAS_N),
.CAS_N(oDRAM1_CAS_N),
.WE_N(oDRAM1_WE_N),
.DQ(DRAM_DQ[31:16]),
.DQM({oDRAM1_UDQM1,oDRAM1_LDQM0})
);
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