作者escorpion (职人的道路)
看板Electronics
标题[请益] fpga timing constraints .sdc 范例
时间Thu Jun 14 18:50:47 2018
各位版友好，
最近在学习如何下timing constraints,
参考的网路文章是timequest user guide,
初步了解了一些基本的指令以及用语。
但对於如何实际用在一个档案还是有点不知该如何下手，
想请问有没有人有一个完整的verilog范例跟sdc档案，
可让小弟跟着练习呢？
感谢。
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1F：推 eamansf96xs: 也想知道+106/14 19:26
3F：→ mmonkeyboyy: 最後几页不就是了?06/14 22:42
这比较像是指令集啊……
※ 编辑: escorpion (1.163.69.124), 06/15/2018 12:25:09
4F：推 mmonkeyboyy: ....如果你这麽认为...那我也没办法了 06/16 01:46
5F：→ mmonkeyboyy: 囧> 06/16 01:46