作者a1010223 (和煦人也)
看板Electronics
标题[问题] clock转换
时间Thu Sep 20 17:39:01 2018
各位版友好，有一个问题想请教，还请不吝指点
现在我有一个625MHz的clock 周期1.6ns
然後这clock有8种phase，也就是每个的delay=200ps
那我有办法用logic gate拼拼凑凑把这8个input转成一个1,0各占400ps的clock吗
也就是输出的clock周期是800ps，而且具有四种phase，每个phase间的delay一样=200ps
总而言之200ps delay没变，但是频率=1.25GHz多了一倍
不知道logic gate要怎麽排列组合才能办到这function
谢谢大家～
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1F：推 bakerly: 将两个差90度的clock直接xor起来可以得到一个2倍的clk，8 09/20 21:09
2F：→ bakerly: 个相位总共可以产4个两倍频的clk。 09/20 21:09
3F：推 blacktea5: Shift register 4个phase然後做逻辑？ 09/20 21:57
4F：推 smartbit: Search Y2002 paper: chulwoo kim and dll 09/21 12:43