※ 引述《billyzx (阿一一)》之铭言： : 小弟第一次发文想请问各位大大关於post-sim的问题（手机发文不确定格式是否会乱，抱 : 歉） : 1.一般tape out前都会跑完吗（不管学术或业界，类比或数位）？ 不会，一堆vector/pattern根本跑不完，会先将晶片的功能分Priority，重要的功能 先跑过corner case；接着先tape out front-end layer(AA, poly, implant layer...) 之後，在back-end metal layer tape out前，还有几周的时间可以做次重要的功能 postsim，如果有bug，就只能改metal layer或是拿spare/dummy device补一补。 如果等到postsim跑完再tapeput，上面会highlight你到不要不要的~~ : 2.如果不会的话，正常cell-base gate count太大可能没办法跑完 whole chip 的 post- : sim，在类比方面有没有类似gate count 的东西去衡量到底电路算不算很大？ ㄟ...忘了说，以上是拿自身flash 记忆体设计为例子，你说的似乎是logic design， 这要请其他大大补充了。 : 3.如果会的话模拟总共花多少时间算是正常或是合理的？ 就要看投入的人力与待跑的vector而定，甚至是license/workstation的效能都有关系， 这个没有说的准的数字。 真要给个时间，如果只是小改且只要一个人可以处理的话，1~2周内就可以出去了。 搞不好不用跑postsim, presim OK，你信心度够，要出去也ok...XD 不过，每次tape out就像盖庙，盖完就开始祈祷..... -- 在台湾，何谓R&D工程师? 1.Reverse and Decap :IC反向工程，去胶，打开封装，拍照，复制电路布局。 2.Resign and Die :没死的就操到辞职，没辞职的就操到死。 3.Rework and Debug :计画永远跟不上变化，变化永远跟不上老板的一句话！ 4.Relax and Delay :太过於轻松(Relax)，那麽就要有schedule delay的准备！ 但是外派到大陆的台湾郎，晚上是R (鸭)陪客户，白天是D (猪)任人宰割！ --

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