作者q684351852 (都是好吃的)
看板Electronics
标题[问题] Verilog inout 高阻抗 下线合成问题
时间Fri Dec 21 15:19:20 2018
大家好，小弟观念不是很好，虚心求教：
请问verilog中宣告inout，当in的时候如果等於1'bz(高阻抗)请问这样可以要下线合成吗
？(fpga是可以，但下线做成ic我看cic的书说高阻抗Z的讯号会变成don’t care)还是说
需要怎麽修改呢？谢谢！
范例的程式码如下：
module test(
inout wire IO,
inupt ctrl
);
reg a;
assign IO= ctrl？a:1'bz;
endmodule
就是说我要读的时候把inout设成高阻抗当input，我要output的时候接到我要output的地
方，请问这样可以下线吗？
还是说inout要当input的时候，程式应该怎麽写？
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※ 编辑: q684351852 (1.200.201.170), 12/21/2018 17:52:31
1F：→ wildwolf: tri-state buffer 在自动布局绕线的时候很难处理，12/21 19:49
2F：→ wildwolf: 而且你就用两个port一个输入，一个输出就好了，干嘛合并12/21 19:50
3F：→ wildwolf: 如果这是I/O pad，那就选用有 Bidirectional I/O pad12/21 19:51
好的我再想想，谢谢您！
※ 编辑: q684351852 (1.200.201.170), 12/22/2018 13:41:13
※ 编辑: q684351852 (1.200.201.170), 12/22/2018 13:41:35