作者tonyaids0705 (Leave me alone)
看板Electronics
标题[问题] NCverilog 如何节省 run time
时间Sun Jan 20 15:59:11 2019
我现在 simulation 有很多个 Pattern 需要做测试，然後每个Pattern大致上分成两个 Step.
(每个 Pattern不一样的地方在 Step 2)
Step 1 : Wait Power on & Wait system ready.
Step 2 : Testing Pattern.
不知道有没有办法先把Step 1 先跑完一遍simulation之後存成一个档案(?)，让电路当下的状态都存起来。
接下来只要准备不同Pattern Step 2 即可，之後simulation 可以直接省下Step 1的时间。
Ex :
read step 1 file -> V1 step 2 testing Pattern.
read step 1 file -> V2 step 2 testing Pattern.
read step 1 file -> V3 step 2 testing Pattern.
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1F：推 hank821017: step1完成时先存snapshot，然後才load pattern 01/20 23:59
2F：→ hank821017: 然後重复 {更新pattern, restart snapshot} 01/21 00:00
3F：→ hank821017: ncsim的话好像指令就是save跟restart的样子 01/21 00:00