作者qeagle ()
看板Electronics
标题[问题] 在DECODING 01时若非同步如何校正时间一长的误差?
时间Mon Feb 18 23:54:03 2019
想请问,现在有一送01的资料串的数位讯号,但发送端并无CLK,所以用非同步来解码
因为两端CLOCK一定不一致,时间长了整个BIT的时脉可能就变了
一般如何做校正呢?
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1F：→ smartbit: 你这个问题无法简单地回答，花一点时间自己去Google做功 02/19 00:38
2F：→ smartbit: 课 02/19 00:38
3F：→ smartbit: 而且你的命题假设太少了 02/19 00:39
4F：→ smartbit: Google clock recovery or asynchronous receiver timin 02/19 00:41
5F：→ smartbit: g 02/19 00:41
6F：推 wildwolf: clock and data recovery (CDR) circuit 02/19 04:49
7F：→ wildwolf: bit rate, modulation, UART, FSK 02/19 08:29
8F：→ wildwolf: 上面这些关键字先大致了解一下，再描述你的问题清楚一些 02/19 08:29
9F：→ mmonkeyboyy: async circuit念一念吧.... 02/19 08:36