作者Skytrax (Skytrax)
看板Electronics
标题[问题] VLSI数位设计
时间Thu Mar 7 16:49:58 2019
各位版上的先进好：
最近接触数位电路设计，碰到有些疑问想在此请教：
1.
RTL 阶段时，验证的只是function吗？如果只是function, 如何知道使用的pdk能否实现
想执行的电路效能？难道要等到synthesis 後，将Gate level 电路做AMS simulation 才
能知道吗？
2.
高速数位电路中，digital block top level 有setup & hold up spec ，可否在取得pdk
时，就知道取得的制程能不能用来实现特定高速操作频率？（eg, 10GHz)因为如果能够知
道，就能选对合适的制程来synthesis. Pdk文件似乎都只提供基本逻辑的spec，对於digi
tal top level设计，该怎麽做相关的参考呢？
3.
synthesis後，将产生的.v档汇入cadence做要设计的digital standard cell. 这步骤中
我碰到的问题是， pdk里的standard cell logic gate(eg,AND,OR...etc)有自己的vdd
和 vss pin, 导致import入cadences的.v档（synthesis产生的)产生的数位电路中，sub
cell里的这些logic gate (AND,OR...etc)vdd&vss floating 且没有在top level的vdd v
ss pin.有人知道该怎麽解吗？
请各位先进不吝赐教，感激不尽！
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 89.100.249.71
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1551948601.A.290.html
※ 编辑: Skytrax (89.100.249.71), 03/07/2019 18:03:00
1F：推 mmonkeyboyy: 1 电路有可以合成跟不能合成跟不想要它合成的 03/07 22:15
2F：→ mmonkeyboyy: 2 最少要用STA检查 03/07 22:15
3F：→ mmonkeyboyy: 3 你的PnR会解决 03/07 22:16
4F：→ Skytrax: 感谢您的回覆！我再仔细研究，谢谢！ 03/08 02:42
5F：推 tentimes: 数位不是CBDK吗？ 03/12 14:20