作者lin089170 (无奈)
看板Electronics
标题[问题] Calibre PEX TICER设定
时间Sun Jul 21 02:33:24 2019
各位板上高手们好
最近在layout一个满大的电路，抽出RC的post-sim可能会跑很久
CIC给的说明中有TICER以及MINCAP, MINRES等reduction设定的方式
(
http://www2.cic.org.tw/~edacloud/EDACloud_FC_v4.3.pdf )
MINCAP, MINRES的设定大概知道怎麽用
不清楚TICER的频率要怎麽设定，跟电路操作的最高频率有什麽关系吗？
希望可以保持差不多的准度(12-bit SAR ADC)但有节省模拟时间的效果
有请过这个功能的朋友帮忙解答，谢谢！
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自答：
Calibre的doc"Calibre xRC User Manual(xrc_user.pdf)"
里面有提到TICER频率设定的方式有两个因素
1. tradeoff_value: 一个系数4~10给user决定，越低会越积极reduction
2. transition_time_minimum: 预期电路中最短的讯号rise/fall time
frequency = tradeoff_value/transition_time_minimum
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BTW, 在svrf_ur.pdf里面有写很多SVRF指令用法，
提供给在EDA Cloud上LVS/PEX想变点花样的人做个参考(official说明太粗糙了......)
(所有manual怕有版权问题就不提供了，在软体安装路径自然有说明文件)
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 1.171.7.230 (台湾)
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※ 编辑: lin089170 (140.114.28.101 台湾), 07/23/2019 16:05:54
1F：推 Baneling: 推了 07/23 23:12